设计数字时钟计数器电路大概有以下几种方法：
①用标准的数字集成电路家族来搭建十进制计数器。常用的TTL数字电路家族为7400系列。常用的CMOS数字电路家族为CD4000系列。
②用基本的组合逻辑电路和触发器来实现。利用数字设计中的状态图/卡诺图等综合工具从底层门电路来搭建。
③用硬件设计语言来实现。常见的数字设计语言为VHDL和Verilog
本文就以JK触发器和附加门电路来演示如何设计一个七进制加法计数器时钟电路。
总体步骤为：
①画出计数器的状态转换图。
②根据状态图得出JK各个状态变量的逻辑值。
③将JK的逻辑状态代入卡诺图进行化简，得出JK表达式。
④根据JK表达式，画出计数器的原理图。
⑤仿真验证计数器的输出。
以下为详细分解：
①②步骤比较直观状态图如下。计数器需要3个JK触发器，标记为JK1/JK2/JK3.
步骤③卡诺图化简以J2为例，其他的值类似，J2的卡诺图为：
也即J2=BC=Q1Q0，所以简单的与门即可实现。
步骤④的电路原理图为：
步骤⑤的仿真验证计数器的输出为：（LED输出0～6并重复）
问题一：时序逻辑电路的问题（答得好有追加） 状态转换表与组合逻辑的真值表一样，是电路最详细的逻辑表达方式，其他各具特色的表达方式，都是根据状态表的数据简化出来的，所以要画出时序图有状态表就足够了。
电路初始状态各个输出端全为 0 ，X 输入是控制信号，不能在CP 有效时刻变化，画时序图一定要注意，这是设计数字电路的基本规则，是保证逻辑可靠性的必要措施。
状态转换图的表达方式，你看教材更详细。
问题二：数字电路时序图怎么画 以时钟信号为基准，对应器件的功能表，耐心画。
如 D触发器是时钟上沿有效，JK触发器是时钟下沿有效。有的输出信号反馈到输入端，反馈信号是在下一个时钟才起作用。数字电路比较杂，你发一个题目我做。
zhidao.baidu/question/547943350
zhidao.baidu/question/543201709
zhidao.baidu/question/435810544
问题三：数字电子技术中时序逻辑电路中时序图怎么画 时序图图是用来描述数字电路或者控制电路输入和输出端口在不同时间的状态的一种图形，通常用多根水平横线表示多个输入/输出，每根线代表一个输入或输出，通常用“凸起”代表“1”,“平直”代表“0”。横向代表时间，这样就很容易看出在不同时段各个输入/输出端口的状态，还可以用曲线箭头指示某个变化引起的相关端口的变化，这样更容易看清电路的逻辑的关系，就简单的说这么多了，希望能帮到你，网络上有很多相关的图形及说明，你自己再多看看。祝好运！
问题四：数字逻辑中如何画电路的时序图，有什么规则吗？ 时序逻辑的输入信号较多，容易遗漏输入信号，画时序图的关键点是掌握时钟的触发方式（上沿、下沿、电平），在时钟的有效时刻，各个输入端的状态确定了输出状态，对照状态表就可以知道输出值。
如清零、置位、预置等信号，有同步的、有异步的，异步的是立即生效，同步的要在时钟有效瞬间生效。
有的输出通过逻辑门再反馈到输入，如果输入是同步方式，这个反馈信号就要等下一个时钟有效时刻才起作用，这个细节在设计 N 进制计数器时要特别注意。
问题五：数电状态图和时序图是怎么画出来的？ 按照给定的数字电路，以及所得出的状态表和时序图可以画出。这个你自己知道的撒。笨蛋，哈嘻嘻
