首先，不是RN18*4.7K，是RN1
8*4.7K，这是8个4.7K的电阻，你可以焊8个4.7K的电阻，也可以买排阻，排阻就是一个器件，几个了8个4.7K的电阻。要学会看懂编号，电路图是有规律的，你看旁边那9个电阻的标号就是RN2
9*4.7K,表示9个4.7K的电阻。所以标号是RN1，RN2，而不是RN18和RN29，8和9表示的是电阻的数量。左侧HDR1是25针插座，电阻一端接在插座的引脚上（实际上是在右边输入的信号线上，注意图上的那8个交点，看我上传的图上红色圈的部分），另一端接电源5V（你应该能看到电阻另一端的5V标志）。这实际上是上拉电阻。
上拉电阻 下拉电阻原理图
上拉电阻是在数字逻辑（正逻辑）输出电路中接在输出端和电源正极之间的电阻，当输出为高电平时，它能使得输出端切实达到高电平。
下拉电阻则是接在输出端和电源负极（地）之间的电阻，当输出为低电平时，它能使得输出端切实达到低电平。
这主要用在输出端的晶体管的集电极为开断的状态，即，集电极开路门(OC门）。
需要用到上拉电阻和下拉电阻的情况还蛮多的， 画图比较麻烦。
上拉电阻：就是从电源高电平引出的电阻接到输出
1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。
2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。
需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）
一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。
下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。
