使用置数法实现74161的十进制计数：
当74161计数到Q3Q2Q1Q0=1001时，使LD' =0，为置数创造了条件。
当下一个计数脉冲一到，各置数端数据立即送到输出端，预置数端D3D2D1D0= 0000。
电路如图所示，在连续计数脉冲的作用下，计数器开始从0000、0001、......1000、1001循环计数
（8421码十进制计数器）。
扩展资料：
74161功能表：
性能特点：
1、可以直接清零（不需要CP脉冲配合），又称“强迫置0”；
2、数据可以并行预置，但需要CP上升沿配合；
3、可进行二进制同步计数；
4、具有进位输出信号，可以串接计数使用；
5、内部采用JK触发器单元计数。
反馈预置数法的定义：
1、反馈预置数法是用译码电路(门电路)检测计数器的状态，当计数器到达被检测的状态时，译码
电路输出低电平或高电平)，把译码电路的输出反馈到M SI计数器的预置数端，使预置数端出现有
效电平。
2、利用预置数端的异步/同步预置功能，将数据输入端所加的预置数装入计数器，从而实现预定
模数的计数。
将四个工作在J=1和K=1条件下的JK触发器级联成的一个四位二进制（M=16）计数器。
同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。
为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。
扩展资料：
计数器按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
同步二进制减法计数器
（1）、设计思想? ：
①、 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
②、 应控制触发器的输入端，可将触发器接成T触发器。
当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变；
当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。
（2）、触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位? 。
10－1=1
100－1=11
1000－1=111
10000－1=1111
参考资料：
百度百科-二进制计数器
