1、设计用与非门及用异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。
2、设计一个一位全加器，要求用异或门、与门、或门组成。
3、设计一位全加器，要求用与或非门实现。
4、设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现。
时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
扩展资料
在asic设计和pld设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。
与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现，因而可以表示输出变量为1的这个组合。
时序电路的逻辑功能是：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
如图所示，其各个方程分别为：
时钟方程：CP0=CP1=CP2=CP ,（大写字母后面的数字为下标，字母为上标，后面的方程也是）
驱动方程：J0 = K0 = 1
J1 = K1=Q0n
J2 = Q1n?·?Q0n K2=1
状态方程：Q0n+1=Qn?
Q1n+1=Q1
Q2n+1=Q2
进位端?Y=Q2n
其状态转换图为：
扩展资料：
时序电路的行为是由输入、输出和电路当前状态决定的。输出和下一状态是输入和当前状态的函数。通过对时序电路进行分析，可以得到关于输入、输出和状态三者的时序的一个合理描述。数字电路根据逻辑功能的不同特点，可以分成两大类，
1，一类叫组合逻辑电路（简称组合电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
2，另一类叫做时序逻辑电路（简称时序电路）。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
资料来源：百度百科-时序电路
