其实就是两个D触发器级联，两个D触发器使用同一个时钟，构成一个同步时序逻辑电路。
其作用是防止由于异步输入信号对本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后续逻辑中，导致亚稳态的传播。因为时序逻辑电路对电平的建立和保持时间有一定的要求，如果不能有足够的建立时间和保持时间，触发器不能正确捕获信号，产生亚稳态，导致触发器误动作。
时序图有前提条件，不同的条件下，时序图也不同。触发器的初态，触发器的类型上升沿还是下降沿，以及时钟都影响二级D触发器的时序图。
电路图 D触发器
不是，D触发器?三态缓冲器一般由74SL373芯片来完成。CPU具体的位置已经在下图中给你标记出来了，由于你给的地方比较小，所以CPU上的引脚没有给你标识出来，实际上就是相应连线上的标识就为对于连接引脚的功能。
C 。
复位端子 Rd、置位端子 Sd 有小圈，是低电平有效，而电路接 1 ，所以无效。
D触发器功能是：Qn+1 = D ，而电路中 D = Q‘ ，是二分频电路，就是来一个时钟脉冲，翻转一次。
