1-7，不考虑进位真值表,A、B为输入，S为输出
A B S
0 0 0
0 1 1
1 0 1
1 1 0
考虑进位，A、B、C1为输入，S、C2为输出，真值表；
A B C1 S C2
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
1-8不考虑借位真值表,A、B为输入(A-B)，D为输出；
A B D
0 0 0
0 1 1（需向高位借位，但题目没要求考虑。）
1 0 1
1 1 0
考虑借位，A、B、C1为输入(A-B-C1)，S、C2为输出，C1是低位的借位，C2为向高位的借位，D为结果，真值表；
A B C1 D C2
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
1.错，触发器有时钟输入端，属时序逻辑电路。
2.错，触发器有两个稳定状态，输出是 Q 与 Q'（非Q）。
3.对，或非门组成的基本RS触发器是高电平有效，输入端RD和SD可以同时为0。
