能够利用学习过物理知识解释问题只是掌握知识的第一步，更高的阶段就是利用学过的物理知识解决问题或创造，电路设计题就是锻炼我们同学们的智慧了。当然，有法可寻。首先，要会识别电路是串联、并联、还是局短（短接），当然只限2个用电器的情况。闭合所有开关，用电器都工作，电路一定是串联或并联；只有一个用电器工作，电路一定是局部短路，因为不工作的用电器被闭合的开关短路了。串联和并联的识别可以用以下方法：(1)定义法：分析电路中用电器的连接方法，如果电路中各用电器是逐个顺次连接起来的，且用电器互相影响的电路就是串联电路；如果用电器并列连接起来接在电路两点之间(首相连，尾相连)，且各自能独立工作，互不影响的电路就是并联电路.(2)电流法：让电流从电源正极流出，电流只有一条路径通过各用电器回到电源负极，途中不分流，这个电路一定是串联；若电流在某处分成几条支路，且每条支路上只有一个用电器，再在某点处汇成一股电流，则这几个用电器就是并联.(3)拆除法：拆除法是识别较复杂的电路的一种重要方法.因为在串联电路中各用电器互相影响，并联电路中各用电器互不影响，因此在串联电路中，拆除任何一个用电器，其他用电器就没有电流通过无法工作；在并联电路中，拆除任何一个用电器，其他用电器中仍有电流通过可正常工作.拆除法就是根据这两点，逐个拆除电路中的用电器，根据电路中其他用电器中有无电流通过来识别电路的连接方式.(4)短路法：用导线将某一用电器短路，若其他用电器仍能工作，这几个用电器是串联；若其他用电器都不能工作，则这几个用电器是并联.(5)节点法：在识别不规范的电路时，不论导线有多长，只要这两点间没有电流、用电器，导线两端点就可以看成同一点，从而找出各用电器两端的公共点.
集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：
1．功能设计阶段。
设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环
境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软
件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设
计在电路板上。
2．设计描述和行为级验证
能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现
这些功能将要使用的IP 核。此阶段将接影响了SOC 内部的架构及各模块间互
动的讯号，及未来产品的可靠性。
决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设
计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function
simulation，或行为验证 behavioral simulation）。
注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。
3．逻辑综合
确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。
综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑
电路时的参考依据。
硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要
因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法
只适于做为系统评估时的仿真模型，而不能被综合工具接受。
逻辑综合得到门级网表。
4．门级验证（Gate-Level Netlist Verification）
门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路
是否符合功能需求，该工作一般利用门电路级验证工具完成。
注意，此阶段仿真需要考虑门电路的延迟。
5．布局和布线
布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布
线则指完成各模块之间互连的连线。
注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC
的性能，尤其在0.25 微米制程以上，这种现象更为显著。
目前，这一个行业仍然是中国的空缺，开设集成电路设计与集成系统专业的大学还比较少，其中师资较好的学校有 上海交通大学，哈尔滨工业大学，西安电子科技大学，电子科技大学，哈尔滨理工大学,复旦大学，华东师范大学等。
模拟集成电路设计的一般过程：
1.电路设计
依据电路功能完成电路的设计。
2.前仿真
电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。
3.版图设计（Layout）
依据所设计的电路画版图。一般使用Cadence软件。
4.后仿真
对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图。
5.后续处理
将版图文件生成GDSII文件交予Foundry流片。
