不知道你的“基础”指什么
要说理论基础,自然是布尔代数逻辑数学；
要说电路基础,无非就是非门、与非门、或非门等由晶体管组成的逻辑门；
要说工艺基础,自然是数字CMOS工艺；
这个图就是aoi221的各个管子的比例，姑且定义输出Y=bar（AB+CD+E），bar代表非，那么对于一个反相器而言，pmos和nmos的尺寸比为2：1（一般认为pmos迁移率是nmos的一半，所以尺寸如此设定可以达到平衡设计的要求）。你可以把任何aoi结构都看成普通反相器的变形，所有的pmos最终等效为反相器中的p管，所有nmos最终等效为反相器中的n管。
如上图，先看个简单的nand，首先看p管部分，就是输出节点以上，两个pmos并联，最坏情况是只有一个管子导通，那么最坏情况下，要达到和反相器的等效，每个pmos的尺寸都应该是2（这里尺寸仅代表W，假设所有管子L都一样，且为1）；而n管部分，在导通是两个nmos串联，所以为了让串联的nmos的导通电阻和反相器的一个管子电阻一样，两个nmos的尺寸就都要翻倍，于是是2。这样你就得到了延时和单位反相器一致的nand设计尺寸。同理，对于nor，pmos部分两管串联，就要比反相器中的p管尺寸翻倍，那么就是4；而nmos部分，最坏情况是一个管子导通，所以每个管子的尺寸都和单位反相器的nmos一样。
逻辑作用力的定义是：对于某一特定输入，他的nmos和pmos尺寸只和，除以单位反相器的nmos和pmos尺寸之和（2+1=3），因此例如对nand的A输入，逻辑作用力为（2+2）/3=4/3。nor同理。逻辑作用力的物理意义是：对于给定负载，当加大这个门的尺寸使之能提供于单位反相器相同的驱动电流时，这个门的输入电容与反相器的输入电容只比。这里由于L是统一的，那么可以用W直接代表输入电容的大小。
现在你可以用同样的方法，计算出第一副图中的各管尺寸，如图中所示。那么对Y=bar（AB+CD+E），A，B，C，D的逻辑作用力都是一样的，就是（6+2）/3=8/3，而E输入的逻辑作用力为(6+1)/3=7/3，因此答案应该是8/3（A、B输入）, 8/3（C、D输入） , 7/3（E）。而你答案给的6/3私以为是不对的。
