网表文件是描述电路的连接关系的文件，一般以文本文件的形式存在。英文为 netlist file
格式有cdl, spice, aucdl...等，大同小异。
可以参考Cadence工具的手册获的详细信息。
EDA技术主要概念
IC前端设计（逻辑设计）和后端设计（物理设计）的区分：以设计是否与工艺有关来区分二者；从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
前端设计的流程及使用的EDA工具例如以下：
1、架构的设计与验证：依照要求，对总体的设计划分模块。
架构模型的仿真能够使用Synopsys公司的CoCentric软件，它是基于System C的仿真工具。
2、HDL设计输入：设计输入方法有：HDL语言（Verilog或VHDL）输入、电路图输入、状态转移图输入。
使用的工具有：Active-HDL，而RTL分析检查工具有Synopsys的LEDA。
3、前仿真工具（功能仿真）：初步验证设计是否满足规格要求。
使用的工具有：Synopsys的VCS，Mentor的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。
4、逻辑综合：将HDL语言转换成门级网表Netlist。综合须要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标
准；逻辑综合须要指定基于的库，使用不同的综合库，在时序和面积上会有差异。逻辑综合之前的仿真为前仿真，之后的仿真为后仿真。
使用的工具有：Synopsys的Design Compiler，Cadence的?PKS，Synplicity的Synplify等。
5、静态时序分析工具（STA）：在时序上，检查电路的建立时间（Setuptime）和保持时间（Hold time）是否有违例（Violation）。
使用的工具有：Synopsys的Prime Time。
6、形式验证工具：在功能上，对综合后的网表进行验证。经常使用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参
考，对照综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描写叙述的电路功能。
使用的工具有：Synopsys的Formality
1.??数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是
Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包含物理库、时序库及网表库
,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有
时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Desi
gn Exchange Format）文件。(对synopsys 的Astro 而言, 经过综合后生成的门级网表,
时序约束文件 SDC 是一样的,Pad的定义文件--tdf?, .tf 文件 --technology file,
Foundry厂提供的标准单元、宏单元和I/O Pad的库文件 就与FRAM, CELL view, LM view
形式给出(Milkway 参考库 and DB, LIB file)
2.??布局规划。主要是标准单元、I/O Pad和宏单元的布局。I/OPad预先给出了位
置,而宏单元则依据时序要求进行摆放,标准单元则是给出了一定的区域由工具自己主动摆放
。布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring和Strip都确定
下来了。假设必要 在自己主动放置标准单元和宏单元之后, 你能够先做一次PNA(power netw
ork analysis）--IR drop and EM .
3.??Placement -自己主动放置标准单元。布局规划后,宏单元、I/O Pad的位置和放置
标准单元的区域都已确定,这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Ph
ysical Compiler),PC依据由综合给出的.DB文件获得网表和时序约束信息进行自己主动放置标
准单元,同一时候进行时序检查和单元放置优化。假设你用的是PC +Astro
那你可用write_milkway, read_milkway?传递数据。
4. ?时钟树生成(CTS Clock tree synthesis) 。芯片中的时钟网络要驱动电路中所
有的时序单元,所以时钟源端门单元带载非常多,其负载延时非常大而且不平衡,须要插入缓
冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要重复几次才可
以做出一个比较理想的时钟树。---Clock skew.
5. ?STA 静态时序分析和后仿真。时钟树插入后,每一个单元的位置都确定下来了,
工具能够提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。
SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后,将这来两个文
件传递给前端人员做后仿真。对Astro 而言,在detail routing 之后,用starRC XT 参
数提取,生成的E.V和.SDF文件传递给PrimeTime做静态时序分析,那将会更准确。
6. ?ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的问题,
对电路和单元布局进行小范围的修改.
7. Filler的插入(padfliier, cell filler)。Filler指的是标准单元库和I/O P
ad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O P
ad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计须要。
8. 布线(Routing)。Global route-- Trackassign --Detail routing--Routing
optimization 布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可
靠绝缘的电性能约束的条件下,依据电路的连接关系将各单元和I/O Pad用互连线连接起来
,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度
可以最小。--Timing report clear
9. Dummy metal的添加。Foundry厂都有对金属密度的规定,使其金属密度不要低
于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而减少电路的
性能。添加Dummy metal是为了添加金属的密度。
10. DRC和LVS。DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,
width),它也包含天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进
行比较,来保证流片出来的版图电路和实际须要的电路一致。DRC和LVS的检查--EDA工具
Synopsy hercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRC
check commands.
11. ?Tape out。在全部检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传
递给Foundry厂进行掩膜制造
原文网址： IC设计前端到后端的流程和eda工具。 (bbsmax.com)
EDA技术主要概念
EDA(电子线路设计座自动化)是以计算机为工作平台、以硬件描述语言(VHDL)为设计语言、以可编程器件(CPLD/FPGA)为实验载体、以ASIC/SOC芯片为目标器件、进行必要元件建模和系统仿真电子产品自动化设计过程。下面是我整理的EDA技术主要概念相关内容。
EDA软件简介
“EDA”就是Electronic Design AutomaTIon(电子设计自动化)，也就是能够帮助人们设计电子电路或系统软件工具，该工具可以使设计更复杂电路和系统成为可能。目前进入我国并具有广泛影响EDA软件有：muhisim7、OW_AD、Protel、Viewlogio、Mentor、Synopsys、PCBW Id、Cadence、MicmSim等等，这些软件各具特色，大体分为芯片级设计工具、电路板级设计工具、可编程逻辑器件开发工具和电路仿真工具等几类;其中Protel是国内最流行、使用最广泛一种印制电路板设计首选软件，由澳大利亚protd Technology公司出品，过去只是用来进行原理图输入和PCB版图设计，从Protel 98开始，加入了模拟数字混合电路仿真模块和可编程逻辑器件设计模块，1999年Protel推出了功能更加强大EDA综合设计环境Protel 99，它将EDA全部内容整合为一体，成为完整EDA软件，因而该软件发展潜力很大，但它最具特色和最强大功能仍是原理图输人和PCB版图设计。
EDA技术主要内容
EDA技术涉及面很广，内容丰富，从教学和实用角度看，主要应掌握如下4个方面内容：一是大规模可编程逻辑器件;二是硬件描述语言;三是软件开发工具;四是实验开发系统。其中，大规模可编程逻辑器件是利用EDA技术进行电子系统设计载体，硬件描述语言是利用EDA技术进行电子系统设计主要表达手段，软件开发工具是利用EDA技术进行电子系统设计智能化自动设计工具，实验开发系统则是利用EDA技术进行电子系统设计下载工具及硬件验证工具。
EDA技术主要特征
1、用软件设计方法来设计硬件
硬件系统转换是由有关开发软件自动完成，设计输入可以是原理图VHDL语言，通过软件设计方式测试，实现对特定功能硬件电路设计，而硬件设计修改工作也如同修改软件程序一样快捷方便，设计整个过程几乎不涉及任何硬件，可操作性、产品互换性强。
2、基于芯片设计方法
EDA设计方法又称为基于芯片设计方法，集成化程度更高，可实现片上系统集成，进行更加复杂电路芯片化设计和专用集成电路设计，使产品体积小、功耗低、可靠性高;可在系统编程或现场编程，使器件编程、重构、修改简单便利，可实现在线升级;可进行各种仿真，开发周期短，设计成本低，设计灵活性高。
3、自动化程度高
EDA技术根据设计输入文件，将电子产品从电路功能仿真、性能分析、优化设计到结果测试全过程在计算机上自动处理完成，自动生成目标系统，使设计人员不必学习许多深入专业知识，也可免除许多推导运算即可获得优化设计成果，设计自动化程度高，减轻了设计人员工作量，开发效率高。
4、自动进行产品直面设计
EDA技术根据设计输入文件(HDL或电路原理图)，自动地进行逻辑编译、化简、综合、仿真、优化、布局、布线、适配以及下载编程以生成目标系统，即将电子产品从电路功能仿真、性能分析、优化设计到结果测试全过程在计算机上自动处理完成;
EDA技术要点
1、可编程逻辑器件-PLD
数字逻辑器件发展直接反映了从分立元件、中小规模标准芯片过渡到可编程逻辑器件过程。ISP技术和HDPLD器件使设计人员能够在实验室中方便地开发专用集成数字电路芯片ASIC.当前，国内外许多著名厂商均已开发出新一代ISP器件以及相应开发软件(如Synario、EXPERT、FundaTIon、MAX Plus2等)。
2、“自顶而下”设计方法
10年前，电子设计基本思路还是选择标准集成电路“自底向上”(Bottom-Up)地构造出一个新系统。这样设计方法如同一砖一瓦建造楼房，不仅效率低、成本高而且容易出错，高层次设计给我们提供了一种“自顶向下”(Top-Down)全新设计方法，这种方法首先从系统入手，在顶层进行功能方框图划分和结构设计，在方框图一级进行仿真、纠错，并用硬件描述语言对高层系统进行描述，在系统一级进行验证，然后用综合优化工具生成具体门电路网表，其对应物理实现级可以是印刷电路板或专用集成电路，由于设计主要仿真和调试过程是在高层次上完成，这既有利于早期发现结构设计上错误，避免设计工时浪费，同时也减少了逻辑功能仿真工作量，提高了设计一次成功率。
扩展： EDA技术布局常用规则
1.我们要注意贴片器件(电阻电容)与芯片和其余器件的最小距离芯片：一般我们定义分立器件和IC芯片的距离0.5～0.7mm，特殊的地方可能因为夹具配置的不同而改变
2.对于分立直插的器件
一般的`电阻如果为分立直插的比贴片的距离略大一般在1～3mm之间。注意保持足够的间距(因为加工的麻烦，所以直插的基本不会用)
3.对于IC的去耦电容的摆放
每个IC的电源端口附近都需要摆放去耦电容，且位置尽可能靠近IC的电源口，当一个芯片有多个电源口的时候，每个口都要布置去耦电容。
4.在边沿附近的分立器件
由于一般都是用拼板来做PCB，因此在边沿附近的器件需要符合两个条件，第一就是与切割方向平行(使器件的应力均匀)，第二就是在一定距离之内不能布置器件(防止板子切割的时候损坏元器件)
5.如果相邻的焊盘需要相连，首先确认在外面进行连接，防止连成一团造成桥接，同时注意此时的铜线的宽度。
6.焊盘如果在铺通区域内需要考虑热焊盘(必须能够承载足够的电流)，如果引线比直插器件的焊盘小的话需要加泪滴(角度小于45度)，同样适用于直插连接器的引脚。
7.元件焊盘两边的引线宽度要一致，如果时间焊盘和电极大小有差距，要注意是否会出现短路的现象，最后要注意保留未使用引脚的焊盘，并且正确接地或者接电源。
8. 注意通孔最好不要打在焊盘上。
9.另外就是要注意的是引线不能和板边过近，也不允许在板边铺铜(包括定位孔附近区域)
10.大电容：首先要考虑电容的环境温度是否符合要求，其次要使电容尽可能的远离发热区域
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