clkclk二分频算异步电路。异步电路的定义，电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
clk接哪里
clk是时钟(Clock)信号的意思。
1、时钟信号是指有固定周期并与运行无关的信号量。
2、时钟信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。
3、时钟边沿触发信号意味着所有的状态变化都发生在时钟边沿到来时刻。
4、在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的改变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计。
扩展资料：
时钟信号的影响条件：
同步是时钟控制系统中的主要制约条件，同步是指在有效信号沿发生时刻，希望写入单元的数据也有效，数据有效则是指数据量比较稳定（不发生改变），并且只有当输入发生变化时数值才会发生变化，由于组合电路无法实现反馈，所以只要输入量不发生变化，输出最后最终会是一个稳定有效的量。
-时钟信号
数字逻辑 时序电路分析
CLK接在单片机某个IO上就好，部分IO需要加上拉电阻的。。
ADC0809的处理信号的速度控制ADC0809的CLK端输入信号频率，最高工作频率是选择640kHz。因此，在CLK输入信号是不大于选择640kHz。 ALE设施CLK。
可以说，有两种方法，一种是通过微控制器的ALE口；另一种编程也是可能的，但CLK在这个时候要连接到P1x口。
CK = CLK = CP ：是时序逻辑的时钟信号，即同步信号，其作用是使逻辑电路在同一时刻动作，步调一致，保证数据传输、逻辑运算的可靠性。
时钟的作用时刻有两种：
1、上升沿（前沿 、↑）有效，器件的时钟端子与时钟信号直接连接。
2、下降沿（后沿、↓）有效，器件时钟端子带非门的小圈，本题就是如此。
触发器输出 Q 的值，是触发器的性质决定的，本题是 D 触发器：Q(n+1) = D 。
而 D 与 X、Y、Q、Q' 有关：
D = ( (X' Q)' ( YQ')' )'
= X'Q + YQ'
画波形图默认触发器初始状态为零，即：Q = 0 ，Q' = 1 。
对初学者而言，这一题不简单，你对照 D、 Q 的逻辑关系，仔细琢磨波形图的含义。
