加法器，是由“全加器、半加器”组成的。
（其中的半加器，也可以由全加器代替。）
半加器、全加器，都是在二进制数相加时，才会用到的。
两个四位二进制数 A、B 相加的示意图如下：
在最低位，只有两个一位数相加，将产生 C（Carry）以及 S（sum）。
仅有两个一位数相加，就可以用“半加器”完成。
在其它位，都是三个一位数相加，同样会产生 C（进位）以及 S（和）。
三个一位数相加，这就必须用“全加器”完成了。
它们的真值表以及逻辑表达式，在图中，都已给出。
它们的逻辑电路图，当然也可以用“门电路”组成。
但是，半加器、全加器，都有自己的逻辑符号。
再用门电路来画电路图，就有些掉价了。
全加器的介绍
全加器是能够计算低位进位的二进制加法电路。。
相加时不考虑进位的二进制加法则称为半加，所用的电路叫做半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫做全加器。
全加器除完成加法运算外，还可用来产生组合逻辑函数。若某一逻辑函数的输出恰好等于输入代码表示的数值加上另外一个常数或由同一组输入变量组成的代码时，使用全加器往往会得到十分简单的设计效果。
扩展资料
一个全加器由两个异或门、三个与门、一个或门构成。S1、T1、T2、T3则是门与门之间的连线。代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。
以 xor x1 (S1, A, B) 该例化语句为例：xor 表明调用一个内置的异或门，器件名称xor ，代码实例化名x1（类似原理图输入方式）。括号内的S1，A，B 表明该器件管脚的实际连接线（信号）的名称，其中 A、B是输入，S1是输出。
-一位全加器
-全加器
一片74LS253和一片74LS04实现一位二进制全加器功能电路请附上逻辑电路图
全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。
怎么用与或非门电路（CC4085）设计一个1位二进制全加器？
全加器真值表：00000；00110；01010；01101；10010；10101；11001；11111；故有Si和Ci的表达式分别为：Si＝A’B’C＋A’BC’＋AB’C’＋ABCCi＝A’BC＋AB’C＋ABC’＋ABC故74138的连接图为：下面的地址输入端：A2、A1、A0分别接全加器的三个输入信号：Ai、Bi、Ci－1；下面的使能信号端：S1接高电平＂1＂，S2、S3接低电平＂0＂；上面的信号输出端：Y1、Y2、Y4、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Si端；Y3、Y5、Y6、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Ci端。
全加器的工作原理
（1）与逻辑：有0出0，全1出1Y=AB(2)或逻辑：有1出1,全0出0Y=A+B(3)非逻辑：有0出1,有1出0 —Y=A（4）与非逻辑：输入变量A， B，有一个为0，输出Y则为1；只有输入变量全部为1时，输出才为0。 —Y=AB（5）或非逻辑： ——Y=A+B （上面的线是连在一起的）（6）与或非逻辑： ———Y=AB+CD（上面的线也是连在一起的）（7）异或逻辑：A， B相同结果为0，不同结果为1 _ _Y=A B + A B（第一个为 B上有横线，第二个为A上有横线）（8）同或逻辑：A， B相同结果为1，不同结果为0 - -Y= A B + AB（A B上的横线没有相连的）
全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。
一位全加器(FA)的逻辑表达式为：
S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用。
比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。
如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)；Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。
扩展资料：
有了全加器，构造加法器就非常容易了，假设有A3A2A1A0和B3B2B1B0，利用全加器构造A3A2A1A0+B3B2B1B0的串行进位加法器电路图。
其中C-1=0，因为已是最低位，没有进位。这种串联方法只是完成了基本功能，从效率上则完全不可行。
假设全加器中每个元器件的时延为t，则全加器的时延为2t（见全加器电路图），对于4位加法器，按照这种串联方法，加法器构造方法1中图中最右边（最低位）全加器计算完成后，才能计算右二个全加器，以此类推。
因此，4位加法器至少需要42t=8t的时延；如果是32位，则是64t的时延。显然，这种加法器的效率与参与计算的二进数长度成正比，数越长，时延越长。在现代计算机中，是不可能采用如此低效的加法器的。
只需要把Ci和参与运算的两个4位二进制数之间的关系梳理清楚就行了。直接用代入法展开得：
在这个关系式里，直接列出了4位二进制加法的最终进位，不用等待低位计算完了，再计算高位，而是直接进行计算，最终得到的超前进位加法器电路图。
假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。
对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。
通常，对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度。
-全加器
