可以实现。
74ls164、74lsT164是高速硅门 CMOS 器件，与低功耗肖特基型 TTL (LSTTL)器件的引脚兼容。74HC164、74HCT164是8位边沿触发式移位寄存器，串行输入数据，然后并行输出。
使用74LS161计数振荡器的输出，不用设置复位和置数功能，计数器的输出从低位到高位正好满足2分频、4分频、8分频、16分频，分别接发光二极管即可。
CLK脚接输入信号，Q非（即Q上有一横杠的脚）接D脚，Q或Q非作输出，这是二分频电路，像这样只用单级（一个D触发器）就是二分频，如果用两级就是四分频，用三级就是八分频。
扩展资料：
时钟(CP)每次由低变高时，数据右移一位，输入到Q0，Q0是两个数据输入端（DSA和DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。
主复位(MR)输入端上的一个低电平将使其它所有输入端都无效，非同步地清除寄存器，强制所有的输出为低电平。
H=HIGH（高）电平
h=先于低-至-高时钟跃变一个建立时间(set-uptime)的HIGH（高）电平
L=LOW（低）电平
l=先于低-至-高时钟跃变一个建立时间(set-uptime)的LOW（低）电平
q=小写字母代表先于低-至-高时钟跃变一个建立时间的参考输入(referencedinput)的状态
↑=低-至-高时钟跃变
-74ls164
用D触发器怎样设计四分频
该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。
需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用
1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）
2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：
图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频
3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。
4、修改电路设计如下图：
可以直接使用74LS74的反相输出端减少反相器的使用。
5、模拟仿真输入和输出如下图：
观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。
注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：
当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。
当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。
部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。
测试双d触发器74ls74逻辑功能怎么接线
首先要将D触发器接成T'触发器，信号接clk，这D触发器就成二分频电路。接下来只需用重复上述动作再接一级就是四分频电路。
四分频需要通过有分频作用的电路结构，在时钟每触发4个周期时，电路输出1个周期信号。比如用一个脉冲时钟触发一个计数器，计数器每计4个数就清零一次并输出1个脉冲。那么这个电路就实现了四分频功能。
Veriloghdl用d触发器实现4分频的程序：
moduledff_4(clk,rst,clk_out);
inputclk,rst;
outputclk_out;
wireclk,rst;
regclk_out;
regq1,q2;
always@(posedgeclkornegedgerst)
if(!rst)
begin
q1<=1'b0;
end
else
begin
q1<=~q1;
end
always@(posedgeq1ornegedgerst)
if(!rst)
begin
q2<=1'b0;
clk_out<=1'b0;
end
else
begin
q2<=~q2;
clk_out<=q2;
end
扩展资料：
D触发器的工作原理：
1）CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。
2）当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。
3）触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径。
该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用，故该反馈线称为置1维持线，置0阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在0状态的作用，称作置0维持线。
Q4输出至G3输入的反馈线起到阻止触发器置1的作用，称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。
- D触发器
串联即可。
在ttl电路中，比较典型的d触发器电路有74ls74。74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路模块。
74LS74为D触发器可直接使用实验台上数字电路实验区的D触发器，74LS138为地址译码器。译码输出端Y0～Y7在实验台上I/O地址输出端引出，每个输出端包含8个地址，Y0：280H～287H，Y1：288H～28FH。
当CPU执行I/ O指令且地址在280H～2BFH范围内，译码器选中，必有一根译码线输出负脉冲。
扩展资料：
d触发器使用注意事项：
1、触发器不接受参数，一个表最多可有12个触发器(触发器类型刚好是12种)，并且同一时间，同一事件，同一类型的触发器只能有一个(保证触发器操作不冲突。）
2、触发器最大为32KB，由于大小受到限制自然也不能使用long,blob这样的大变量，如果实在是有复杂的逻辑，要弄个很复杂的触发器，可以通过procedure或function实现一部分功能后调用。
3、用D触发器构成一个二分频器，并用示波器记录输入输出波形。
-D触发器
