一、分析与方案选择
（一）首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。
（二）通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。
二、主要元器件介绍 在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。
（一）十进制同步可逆计数器74LS192 功能如下：
1、 异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。
2、步置数控制。LD非为异步置数控制端，低电平有效。当CR=0,LD非=0时，D1D2D3D4被置数,不受CP控制。
3、 加法计数器，当CR和LD非均无有效输入时，即当CR=0、LD非=1,而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数；当CPd和CPu条件互换时，则进行减法计数。
4、保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时，计数器处于保持状态。
5、进行加计数，并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数，当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。这就是十进制的技术规律。
在设计过程中，我主要利用74LS192的计数功能，通过置数法和清零法将其改造为一个4进制计数器和一个7进制计数器。
（二）显示译码器
七段数码显示器
1、七段式数码显示器是目前使用最广泛的一种数码显示器。这种数码显示器有分布在同一平面的七段可发光的线段组成，可用来显示数字、文字、符号。最常用的七段数码显示器有半导体数码管和液晶显示器两种。根据发光二极管的连接形式不同，分为共阴极显示器和共阳极显示器（如图）。
2、共阴极显示器将七个发光二极管的阴极连接在一起，作为公共端。在电路中，将公共端接于低电平，将某段二极管的阳极为高电平时，相应段发光。共阳极的显示方式和共阴极相反。
（三）7447显示译码器
1、七段显示器译码器把输入的BCD码，翻译成驱动七段LED数码管各对应段所需的电平。七段显示译码器7447是一种与共阴极数字显示器配合使用的集成译码器。它用于对十进制数的8421BCD码进行译码，以驱动七段显示器显示十进制数字。
2、其输入为8421BCD码，输出高电平有效，可直接驱动阴极显示器，其功能表和7448的功能表一样如图所示，表中10~15六个状态一般不用。除了译码输入、输出外，7447还有三个辅助控制端，以增强器件功能。
（四）74283加法器
每一位的进位信号送给高位作为输入信号，因此，任一位的加法运算必须在低一位的运算完成之后才能进行，这种进位方式成为串行进位，这种加法器的逻辑电路较为简单。
三、电路设计及计算
四、原理图、仿真图及结果分析、PCB版图
（一）原理图如下所示：
（二）仿真及结果分析：
（三）PCB板排布
1、PCB原理图如下:
2、PCB顶层
3、PCB底层
五、总结
1、在电路仿真时候，觉得原理图是正确的，但运行不出想要的结果，把74LS192换成了同样是计数器的74LS161,结果可以实现4、7进制的转换，知道是这个芯片本身特点，要根据它自身的性质来修改原理图；
2、还有，接地的标号中要把Net选项选为GND，不然在PCB制作中将没有接地这一个选项出现；
3、在PCB板制作时，要对元器件不断调整位置来使排版最佳。
实验五 组合逻辑电路的设计——加法器、比较器
加法器即可完成。
由于是交流电，不分极性，不妨采用反相加法器。电路如下：
Uo=-RF（Ui1/R1+Ui2/R2）
Ui1输入方波，Ui2输入正弦波，调节R1、R2可以改变两者的比例。注意要控制两个输入波形的相位差。
全加器的工作原理
来自电子科技大学中山学院（数电实验）
基础实验
（1）利用7483设计4位以内的加法器，请给出实验电路，并根据表54要求填写输出结果。
（2）给出7485实现4位二进制比较器的电路图，分析其工作原理。
原理：当参加比较的2个4位二进制数A3-A0和B3-B0的高位不等时，比较结果就由高位确定，低位和级联输入的取值不起作用；高位相等时，比较结果由低位确定；当2个4位二进制数相等时，比较结果由级联输入决定。
提高实验
（1）请设计一个电路，输入8421BCD码，输出余3码。
提示：8421BCD码的余3码为原码加011。
（2）请设计一个电路，实现7-5=？的运算功能电路。
（3）有X Y Z三路信号输入，请用7485设计一个电路，要求按如下情况输出信号。
当7485的输入端输入A>B 时输出X信号；
当7485的输入端输入A=B 时输出Y信号；
当7485的输入端输入A<B 时输出Z信号。
请给出电路设计方案，并说明原理。
提示：在输出端口可添加3个与门与1个或门
实验五详情
用JK触发器作为存储原件，设计一个模8加1计数器。求逻辑电路图。
全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。
一位全加器(FA)的逻辑表达式为：
S＝A_B_Cin；Cout＝AB＋BCin＋ACin，其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用。
比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。
如果将全加器的输入置换成A和B的组合函数Xi和Y（S0S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即X＝f（A，B)；Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。
扩展资料：
有了全加器，构造加法器就非常容易了，假设有A3A2A1A0和B3B2B1B0，利用全加器构造A3A2A1A0+B3B2B1B0的串行进位加法器电路图。
其中C-1=0，因为已是最低位，没有进位。这种串联方法只是完成了基本功能，从效率上则完全不可行。
假设全加器中每个元器件的时延为t，则全加器的时延为2t（见全加器电路图），对于4位加法器，按照这种串联方法，加法器构造方法1中图中最右边（最低位）全加器计算完成后，才能计算右二个全加器，以此类推。
因此，4位加法器至少需要42t=8t的时延；如果是32位，则是64t的时延。显然，这种加法器的效率与参与计算的二进数长度成正比，数越长，时延越长。在现代计算机中，是不可能采用如此低效的加法器的。
只需要把Ci和参与运算的两个4位二进制数之间的关系梳理清楚就行了。直接用代入法展开得：
在这个关系式里，直接列出了4位二进制加法的最终进位，不用等待低位计算完了，再计算高位，而是直接进行计算，最终得到的超前进位加法器电路图。
假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。
对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。
通常，对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度。
-全加器
计算机硬件结构中为什么只有一个加法运算器
逻辑电路图：
预置输入先置0，取Q(N)的输出做置数信号，在(N+1)的时钟前沿Q输出同步归零，这是完全同步计数，是同步计数器的正确用法。比较两种方法可知，设计N进制计数器时，清零法的反馈信号是（N+1），控制端是置零CR' ；置数法的反馈信号是 N ，控制端是置数LD' 。
扩展资料：
简单的逻辑电路通常是由门电路构成，也可以用三极管来制作，例如，一个NPN三极管的集电极和另一个NPN三极管的发射极连接，这就可以看作是一个简单的与门电路，即：当两个三极管的基极都接高电平的时候，电路导通，而只要有一个不接高电平，电路就不导通。
任何时刻输出信号的逻辑状态仅取决于该时刻输入信号的逻辑状态，而与输入信号和输出信号过去状态无关的逻辑电路。
由于组合逻辑电路的输出逻辑状态与电路的历史情况无关，所以它的电路中不包含记忆性电路或器件。门电路是组合逻辑电路的基本单元。当前组合逻辑电路都已制成标准化、系列化的中、大规模集成电路可供选用。
-逻辑电路
用一个运放设计一电路，使之实现Uo=3Ui1-5Ui2，请附电路图
1、减法和加法是一样的,只要加个电信号,把一个数变成负的就可以了,你看看加法器的电路图,一般“加法器”同时是“减法器”
2、乘法器和除法器：乘法器很简单,用加法器多加几次,或者增加硬件,多弄几个加法器就可以了除法器不记得了,好像有点复杂
note：计算机硬件结构中,也不全是“只有一个加法器”,至少还有“浮点运算的加法单元和浮点乘法,浮点除法的单元”
望采纳，谢谢啦。
设V+,V-为虚电压
V+=V-
(u2-V-)/R1=(V--Uo)/Rf
(U1-V+)/R2=V+/R3
代入得
V-=(5U2+Uo)/6
V+=U1/2
所以:
(5U2+Uo)/6=U1/2
Uo=3Ui1-5Ui2
