全加器是能够计算低位进位的二进制加法电路。。
相加时不考虑进位的二进制加法则称为半加，所用的电路叫做半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫做全加器。
全加器除完成加法运算外，还可用来产生组合逻辑函数。若某一逻辑函数的输出恰好等于输入代码表示的数值加上另外一个常数或由同一组输入变量组成的代码时，使用全加器往往会得到十分简单的设计效果。
扩展资料
一个全加器由两个异或门、三个与门、一个或门构成。S1、T1、T2、T3则是门与门之间的连线。代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。
以 xor x1 (S1, A, B) 该例化语句为例：xor 表明调用一个内置的异或门，器件名称xor ，代码实例化名x1（类似原理图输入方式）。括号内的S1，A，B 表明该器件管脚的实际连接线（信号）的名称，其中 A、B是输入，S1是输出。
-一位全加器
-全加器
用74LS153及适当门电路实现一位全加器功能电路，写出设计过程，记录实验结果
1、全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。
2、全减器是两个二进制的数进行减法运算时使用的一种运算单元，最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。同时，全减器可以采用74LS138三线—八线译码器实现。
3、半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。
4、减法电路是基本集成运放电路的一种，减法电路可以由反相加法电路构成，也可以由差分电路构成。基本集成运放电路有加、减、积分和微分等四种运算。一般是由集成运放外加反馈网络所构成的运算电路来实现。
扩展资料：
半加器有两个输入和两个输出，输入可以标识为A、B，输出通常标识为求和（Sum）和进位（Carry）。输入经异或（XOR）运算后即为S，经和（AND）运算后即为C。
半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进位（Carry）。半加器虽能产生进位值，但半加器本身并不能处理进位值。
-全加器
-全减器
-半加器
-半减法器
全加器的数字电路学习机连接方法
用 74LS153 设计一个一位全加器。
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1 根据全加器的功能要求，写出真值表。
全加器功能： C_S = X + Y + Z。
真值表，放在插图中了。
（用数据选择器设计时，卡诺图、化简、逻辑表达式，都是不需要的。）
2 选定输入输出接口端。
A、B，连接两个输入变量 Y、Z；
D0～D3，用于连接输入变量 X；
1Y，作为和的输出端 S；
2Y，作为进位的输出 C。
3 分析真值表，确定各数据端的输入。
S：
YZ=00 时，S 等于 X，所以，应把 X 接到 1X0；
YZ=01 时，S 等于 /X，所以，应把 /X 接到 1X1；
YZ=10 时，S 等于 /X，所以，应把 /X 接到 1X2；
YZ=11 时，S 等于 X，所以，应把 X 接到 1X3。
C：
YZ=00 时，C 等于 0；
YZ=01 时，C 等于 X；
YZ=10 时，C 等于 X；
YZ=11 时，C 等于 1。
4 画出逻辑图。
根据前面的分析，除了 74LS153，还需要一个非门。
用 153 设计电路，在分析各个输入端是什么信号时，只需使用真值表。
由于不是用逻辑门设计电路，卡诺图、逻辑表达式，就都是不需要的。
有人，列出了“全加器的逻辑表达式”，明显是多余了。
全加器的数字电路学习机连接方法
上图是一个8位二进制奇校验电路，由4个全加器组成，每个全加器有3个输入，那么3个全加器有9个输入，只用其中8个输入端，将多余的一个接地（逻辑0），3个全加器的输出端再接到第4个全家器的输入端，就构成了奇校验器。
如果要构成偶校验器的话，就把多余的一个全加器的输入端（上图中是第3个全加器的c_in端）接高电平（逻辑1）就行了。
