lm7805

LM7805 输入端电解电容选择，是整流后的第一级滤波电容，只要变压器、整流管桥承载电流够大，一般是选大不选小，尽量把这电容角色表现的淋漓尽致~

LM7805 输出端电解电容，是通过稳压后的缓冲滤波电容，这个电解电容的选择，可根据负载电路的用电电流实际大小来确定，只要够用即可，此电容容量不易过大，因为此电容容量过大，开机时的浪涌电流会损坏LM7805，一般不要大于1000UF。

浪涌电流指电源接通瞬间，流入电源设备的峰值电流。

浪涌电流指电源接通瞬间，流入电源设备的峰值电流。由于输入滤波电容迅速充电，所以该峰值电流远远大于稳态输入电流。电源应该限制AC开关、整流桥、保险丝、EMI滤波器件能承受的浪涌水平。反复开关环路，AC输入电压不应损坏电源或者导致保险丝烧断。

浪涌电流也指由于电路异常情况引起的使结温超过额定结温的不重复性最大正向过载电流。

AVDD是什么意思

逆变器用于缓冲关断时的过电压。

在逆变器中，当输入电压发生变化或电路出现干扰时，会引起逆变器的内部电路产生过电压，这可能会对硬件设备造成损害或损坏。为了缓冲这种过电压，逆变器使用一些特殊的电路和元件。

其中一种常用的方法便是使用电感和电容的充放电组合来缓冲过电压。当电源电压发生变化时，电感和电容的充放电组合会根据实际电压的大小来改变内部电路的电阻值，从而减小过电压的大小。

另一种常用的方法便是使用可控硅(SCR)电路来缓冲过电压。在SCR电路中，当输入电压发生变化时，可控硅的导通和断开会根据实际电压的大小来控制电路中的电流，从而缓冲过电压。

DC综合简单总结（1）

模拟电路电源：20 VCKI I 外部VCO振荡信号输入 | 21 AVDD - 模拟电路电源 | 22 IGEN I 数据伺服放大电路中电流源的参考电阻连接端。

模拟电路是指用来对模拟信号进行传输、变换、处理、放大、测量和显示等工作的电路。模拟信号是指连续变化的电信号。模拟电路是电子电路的基础，它主要包括放大电路、信号运算和处理电路、振荡电路、调制和解调电路及电源等。

特点

1、函数的取值为无限多个。

2、当图像信息改变时，信号的波形也改变，即模拟信号待传播的信息包含在它的波形之中（信息变化规律直接反映在模拟信号的幅度、频率和相位的变化上）。

3初级模拟电路主要解决两个大的方面：1放大、2信号源。

4、模拟信号具有连续性

功能

（1）放大电路：用于信号的电压、电流或功率放大。

（2）滤波电路：用于信号的提取、变换或抗干扰。

（3）运算电路：完成信号的比例、加、减、乘、除、积分、微分、对数、指数等运算。

（4）信号转换电路：用于将电流信号转换成电压信号或将电压信号转换为电流信号、将直流信号转换为交流信号或将交流信号转换为直流信号、将直流电压转换成与之成正比的频率等等。

（5）信号发生电路：用于产生正弦波、矩形波、三角波、锯齿波。

（6）直流电源：将220V、50Hz交流电转换成不同输出电压和电流的直流电，作为各种电子线路的供电电源。

这是什么电路？

DC综合简单总结（1） 

set_dont_touch 和set_dont_touch_network

？

在综合的过程中，为了不让DC工具自动优化一些我们不希望其优化的模块（比如CLK）我们通常都会设置set_ideal_network和set_dont_touch，我理解为前者在timing_report的时候忽略延迟，后者阻止DC插入buffer。

那么dont_touch的属性，能不能穿过logic

set_dont_touch和set_dont_touch_network有什么区别，为什么普遍认为set_dont_touch_network会造成未知问题而不推荐使用？

对于ideal_net的这个属性，是不是说直接忽略了延迟，忽略了DRC，如果将clk设定为ideal_net，是不是就不用再设定dont_touch了？

说的有点混乱，请各位大神技术支持，小弟不胜感激！！

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set_dont_touch不会穿过logic，可以用于cells, nets, references, 和 designs。你不希望DC碰的地方，都可以用它。

set_dont_touch_network可以穿过logic，可以用于clocks, pins, 或 ports，比上面的范围小。当你对设计不十分熟悉时，这个属性可能会传到你不希望的地方去。

ideal_net 顾名思义就是把这条net完全理想化--无穷大的驱动能力，没有延迟。有时会和上面的命令一起用。当你知道了它们的意思，如何使用取决于你的目的和得到的结果

？

对于Ideal_net这个属性，设置的时候有个no_propagate的属性，对于net来说一定要设这个，是不是就是为了阻止其穿过逻辑？那如果我设的是pin并且不加上no_propagate能穿过逻辑吗？

在建立clock的时候，我看到它会自动的设为ideal_net，但是却还是会计算延迟，会不会因为clock path有逻辑的原因？

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set_ideal_net = set_ideal_network -no_propagate

clock net 如果被用作data，就会有delay，那是因为net上面挂的clk pin的负载，不是ideal net本身

？

我大体上明白了， clk 在创建的时候，会默认为 ideal net 的，但当 clk 接入到 data path 的时候， D 端就会考虑我 clk 上的负载，但并不会影响 clk 的 ideal net 的属性。

假如我的 clk 需要门电路做 gating ， gating 后的时钟也有很大的扇出，那我为了忽略掉延迟，是不是需要在 gating 后重新给 clk 定义 ideal net 因为 ideal net 不能穿过逻辑。

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如果你的CG集成好的标准单元，它会自动继承ideal的属性。

set_dont_touch 和set_dont_touch_network

输入端口到时序器件的数据端口。

要求时间=T2+Tlatency-Tuncertainty_setup-Tsetup

到达时间=T1+Tlantency+Tinput_delay+Tlogic2

时序器件的输出管脚到输出端口

上图中：

要求时间=T2+Tlatency-Toutput_delay-Tuncertainty_setup

到达时间=T1+Tlatency+Tcell+Tlogic5

时序器件到时序器件

路径上的  cell  延迟由  input_transition  和  output_load( 包括扇出  pin  上的  load ）决定，这个由查抄表可以得到。

而  net  延迟是由  net  上的  R ，  C  决定的。在没有布局布线之前，我们不知道实际的  R ，  C  是多少，  dc  根据互联线模型（ set_wire_load_model) 来计算出  R ，  C 。然后根据得到的  R ，  C  计算出  net  上的延迟： Net_delay=RCOC 其中系数  OC  是根据操作环境（ set_opearting_conditions) 中设置的  rc 树模型得到。

一般的工艺库的操作环境有三种， WORST， TYPICAL， BEST,分别是最差，典型，最坏。

T=4 ，周期为4，Tdata为2，两个clk同时到达，slack=4-2=2，

setup check 是latch和lauch间隔一个时钟周期，hold check才是在同一个时钟沿

input_transition输入信号的转换时间可以采用两种约束：

1 直接设置转换时间

set_input_transition 01 [get_ports A]

2 采用设置输入驱动能力，驱动能力越大，转换时间越小，驱动能力越小，转换时间越大

set_drive或者set_driving_cell

Slew Rate vs Transition Time

首先，我要说明一下，slew和transition其实并非独立存在使用的词汇。在诸多教材中，一般是以slew rate和transition time，两个词组出现的。

Slew rate ，信号改变的速率。

Transition time ，信号改变的持续时间。

在 静态时序分析（ STA ） 中，一个上升或者下降的波形通常用slew rate来表征其跳变的 快与慢 。Transition time就是用来记录这个信号在两个电平之间的 转换时间 。

这里需要注意的是，transition time实际是slew rate的倒数。Transition time如果越大，那么slew rate就会越慢，反之亦然。

上图展示了一些CMOS器件的输出波形图。理想状态下，我们期望得到一个完美的方波，不过，这显然不够现实。实际上，由于对电容的充放电，一个数字信号的波形往往存在上升和下降的 电压缓冲区间 。

为了能量化这样的波形，我们近似采用一个线性上升或者下降的信号来模拟真实信号波形。注意到，真实信号波形里，不管是上升还是下降的时候，都会存在一定时间的线性区域。

这个线性区域的 起点和终点 ，可能因为某些估算模型而有所不同。在STA中，我们有时候会采用比较宽松的约束模式，例如20%／80%、10%／90%。

当然，我们也可以采用激进一些的模式，如30%／70%。

在一个 线性时序模型 里，一个信号经过一个时序单元可能产生两种新的信号波形。

当输出信号的slew rate比输入信号的要快，也就是transition time变短了，说明这个单元对这个信号起到了 增强驱动 的作用。

反之，当输出信号的slew rate比输入信号还要慢，就是transition time变长了，说明这个单元对这个信号起到了 削弱驱动 的作用。可能的原因是，这个单元的输出端驱动了较大的 负载 。

所以，当我们要描述一个信号电平有所变化的时候，记得要用slew rate来表述 快慢 ，用transition time来描述 持续时间 。

》》对于 cell 的延迟，dc 是根据 input_transition 和 out_load 对应的查找表来计算的。

》》 对于 net 的延迟，dc 是根据 wire_load_model 中的fanout_length 和 resistance,capacitance, area 的查找表计算的。

》》 负载其实有两个概念，一个是阻性负载，这个负载当你提供了足够的驱动力就能够正确输出，否则电压就不对；另一个是容性负载，这个负载一般在系统里头，和系统能跑到什么速度相关。

一个输出驱动力大的话就能够带更大的负载，从这个意义上说，认为驱动=负载也是可以理解的。但其实这两个概念还是有些区别，侧重点不同。你上面也引用了，“电路的负载能力是下一级的load（即电容）总和”，这都是完全不同的两个量纲，怎么会一样。系统设计上，假设你需要跑10MHz的频率，你需要10mA的驱动力，则同一个容性负载上，要跑到20MHz的频率，你就需要20mA的驱动力。

原文链接：https://wwwcnblogscom/lantingyu/p/10782978html

如果你这个电路没有临摹错误（或设计错误），元器件的参数均正确的话，这应该是一个恒压（稳压）输出的恒压源电路。

TL431提供25V的精密基准电压，由第一级运放构成基准电压缓冲放大器，输出+2028V（近似为203V）提供给第二级运放，由第二级运放和三极管构成的扩流稳压器，输出+223V的电压以及较大的电流（取决于三极管的驱动能力）。

点击放大看：

但是，如果电路临摹没有问题，则电路的设计上有很多严重的问题：

1、如果输出+223V的电压为单颗LED供电，则大大超过LED的供电电压，LED无法承受，必然损坏。如果是为LED灯串供电，不应该恒压供电，而是应恒流供电，第二级运放应该设计成恒流输出而不是恒压输出。

2、无论是实现恒压输出还是恒流输出，都没有必要故弄玄虚地将电路搞得这么复杂。第一级运放构成的缓冲放大器是多余的，因为，它的负载是第二级运放反相输入端，负载非常轻，TL431本身的带负载能力足够用，可以用TL431直接驱动第二级，第一级放大器没有必要存在。

3、输出端三极管和运放的耦合存在大问题：PNP型三极管的基极和第二级运放的输出端之间没有任何电阻或稳压二极管分压，第二级运放输出端的电位始终与+Vcc供电端只相差07V左右，即被钳位到 Vcc—07V，这是不可能实现的，因为这时候运放输出端已经进入饱和区！如此，电路将无法正常工作。可以选用高β值的达林顿三极管，然后在其基极和运放输出端之间添加合适的电阻或稳压二极管进行电位匹配。