数字电路的组成：组合逻辑+寄存器（触发器）。组合逻辑就是由基本门组成的函数，其输出只会跟当前的输入有关，在上面的例子中，第一个图就是组合逻辑，只完成逻辑运算；而时序电路除了包含基本门之外，还包含存储元件用例保存过去的信息，时序电路的稳态输出不仅取决于当前的输入，还与过去的输入所形成状态有关。第二个图就是时序电路，在完成逻辑运算的同时，还可以把处理结果暂存起来，用以下一次的运算。
从功能上来看，数字集成电路内部可以分为数据通路（Data-path，也称为数据路径）和控制逻辑两大部分。这两大部分都是由大量的时序逻辑电路集成的，而且绝大部分都是同步的时序电路，因为时序电路被多个触发器或寄存器分成若干节点，而这些触发器在时钟的控制下会按同样的节拍来工作，可以简化设计。在长期的设计过程中，已经积累了很多标准的通用单元，比如选择器（也叫多路器，可以从多个输入数据中选一个输出）、比较器（用于比较两个数的大小）、加法器、乘法器、移位寄存器等等，这些单元电路形状规则，便于集成（这也是数字电路在集成电路中得到更好的发展的原因）。这些单元按设计要求连接在一起，形成数据通路，待处理的数据从输入端经过这条通路到输出端，便得到处理后的结果。同时，还需要由专门设计的控制逻辑，控制数据通路的各组成部件，按各自的功能要求和特定的时序关系和来配合工作。
ASIC(一种为专门目的而设计的积体电路)详细资料大全
组合逻辑电路的设计与分析过程相反，其步骤大致如下：
（1）根据对电路逻辑功能的要求，列出真值表；
（2）由真值表写出逻辑表达式；?
（3）简化和变换逻辑表达式，从而画出逻辑图。
组合逻辑电路的设计，通常以电路简单，所用器件最少为目标。在前面所介绍的用代数法和卡诺图法来化简逻辑函数，就是为了获得最简的形式，以便能用最少的门电路来组成逻辑电路。
但是，由于在设计中普遍采用中、小规模集成电路（一片包括数个门至数十个门）产品，因此应根据具体情况，尽可能减少所用的器件数目和种类，这样可以使组装好的电路结构紧凑，达到工作可靠而且经济的目的。
简单的逻辑电路通常是由门电路构成，也可以用三极管来制作。
例如：一个NPN三极管的集电极和另一个NPN三极管的发射极连接，这就可以看作是一个简单的与门电路，此时非门可以利用内部结构，使输入的电平变成相反的电平；与门可以利用内部结构，使输入两个高电平。
反之，当两个三极管的基极都接高电平的时候，电路导通，而只要有一个不接高电平，电路就不导通；这种思路广泛应用于计算机、数字控制、通信、自动化和仪表等方面。
ASIC全称： Application Specific Integrated Circuit
简介,定制,设计,成本评述, 简介 目前，在集成电路界ASIC被认为是一种为专门目的而设计的积体电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 ASIC晶片 定制 ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC晶片运行速度更快。半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、汇流排等)、存储器甚至系统级模组(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。 现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash的存储单元和其他模组. 这样的ASIC常被称为SoC(片上系统)。 FPGA是ASIC的近亲，一般通过原理图、VHDL对数字系统建模，运用EDA软体仿真、综合，生成基于一些标准库的网路表，配置到晶片即可使用。它与ASIC的区别是用户不需要介入晶片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。 设计 ASIC的设计方法和手段经历了几十年的发展演变，从最初的全手工设计发展到现在先进的可以全自动实现的过程。这也是近几十年来科学技术，尤其是电子信息技术发展的结果。从设计手段演变的过程划分，设计手段经历了手工设计、计算机辅助设计（ICCAD）、电子设计自动化EDA、电子系统设计自动化ESDA以及用户现场可程式器阶段。集成电路制作在只有几百微米厚的原形矽片上，每个矽片可以容纳数百甚至成千上万个管芯。集成电路中的电晶体和连线视其复杂程度可以由许多层构成，目前最复杂的工艺大约由6层位于矽片内部的扩散层或离子注入层，以及6层位于矽片表面的连线层组成。就设计方法而言，设计集成电路的方法可以分为全定制、半定制和可程式IC设计三种方式。 ASIC完备指南 全定制设计 全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对积体电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。特点：精工细作，设计要求高、周期长，设计成本昂贵。 由于单元库和功能模组电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法,一般由专业微电子IC设计人员完成；常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；布局、布线、排版组合等均需要反复斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。 半定制设计方法 半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。 基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(CellbasedIC)。 基于门阵列的设计方法是在预先制定的具有电晶体阵列的基片或母片上通过掩膜互连的方法完成专用积体电路设计。半定制相比于全定制，可以缩短开发周期，降低开发成本和风险。 1.基于标准单元的设计方法 该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连线成所需的专用积体电路。 单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。CBIC的主要优、缺点：※用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。※设计人员只需确定标准单元的布局以及CBIC中的互连。※标准单元可以置放于晶片的任何位置。※所有掩膜层是定制的；※可内嵌定制的功能单元；※制造周期较短，开发成本不是太高。※需要花钱购买或自己设计标准单元库；※要花较多的时间进行掩膜层的互连设计。 2.基于门阵列的ASIC门阵列 是将电晶体作为最小单元重复排列组成基本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连线成所需的专用积体电路。用门阵列设计的ASIC中，只有上面几层用作电晶体互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGA（maskedgatearray）。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的基本单元版图相同，只有单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进行定制的互连设计。门阵列主要适合于开发周期短，低开发成本的小批量数字电路设计。 可程式器件的ASIC设计 可程式ASIC是专用集成电路发展的另一个有特色的分支，它主要利用可程式的积体电路如PROM,GAL,PLD,CPLD,FPGA等可程式电路或逻辑阵列编程，得到ASIC。其主要特点是直接提供软体设计编程，完成ASIC电路功能，不需要再通过积体电路工艺线加工。 可程式器件的ASIC设计种类较多，可以适应不同的需求。其中的PLD和FPGA是用得比较普遍得可程式器件。适合于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适合于从事电子系统设计的工程人员利用EDA工具进行ASIC设计。 成本评述 ASIC设计需要根据电路功能和性能要求，选择电路形式、器件结构、工艺方案和设计规则，尽量减小晶片面积、降低设计成本、缩短设计周期，最终设计出正确、合理的掩膜版图，通过制版和工艺流片得到所需的积体电路。 从经济学的角度看，ASIC的设计要求是在尽可能短的设计周期内，以最低的设计成本获得成功的ASIC产品。但是，由于ASIC的设计方法不同，其设计成本也不同。 全定制设计周期最长，设计成本贵，设计费用最高，适合于批量很大或者对产品成本不计较的场合。 半定制的设计成本低于全定制，但高于可程式ASIC，适合于有较大批量的ASIC设计。 用FPGA设计ASIC的设计成本最低，但晶片价格最高，适合于小批量ASIC产品。 现在的大部分ASIC设计都是以半定制和FPGA形式完成的。半定制和FPGA可程式ASIC设计的元件成本比较：CBIC元件成本IC价格的2－5倍。但是半定制ASIC必须以数量取胜，否者，其设计成本要远远大于FPGA的设计成本。ASIC设计生产不单单要考虑元件成本，ASIC元件的批量大小、生产周期的长短，产品利润、产品寿命等等因素，也是决定采取哪种设计方法、生产工艺和成本限制的重要因素。
