Verilog

核心提示module led_dong(seg,sl,clk); //静态模块显示output [7:0] seg; //定义数码管段输出引脚output[3:0] sl; //定义数码管位(选择)输出引脚input clk; //定义输

module led_dong(seg,sl,clk); //静态模块显示

output [7:0] seg; //定义数码管段输出引脚

output[3:0] sl; //定义数码管位(选择)输出引脚

input clk; //定义输入时钟引脚

reg [7:0] seg_reg; //定义数码管段输出寄存器

reg [3:0] sl_reg; //定义数码管位输出寄存器

reg [3:0] disp_dat; //定义显示数据寄存器

reg [29:0] count; //定义计数器寄存器

always@(posedge clk) //定义clk信号下降延触发

begin

count=count+1; //计数器加1

end

always@(count[18:17]) //定义显示数据触发事件

begin

case(count[18:17]) //定义扫描显示数据

2'b00:disp_dat=4'b1000; //显示个位数为8

2'b01:disp_dat=4'b0010; //显示十位数为2

2'b10:disp_dat=4'b0001; //显示百位数为1

2'b11:disp_dat=4'b0111; //显示千位数为7

endcase

case(count[18:17]) //选择数码管显示位

2'b00:sl_reg=4'b1110; //选择个位数码管

2'b01:sl_reg=4'b1101; //选择十位数码管

2'b10:sl_reg=4'b1011; //选择百位数码管

2'b11:sl_reg=4'b0111; //选择千位数码管

endcase

end

always@(disp_dat) //显示译码输出

begin

case(disp_dat) //选择输出数据

4'h0:seg_reg=8'hc0; //显示0

4'h1:seg_reg=8'hf9; //显示1

4'h2:seg_reg=8'ha4; //显示2

4'h3:seg_reg=8'hb0; //显示3

4'h4:seg_reg=8'h99; //显示4

4'h5:seg_reg=8'h92; //显示5

4'h6:seg_reg=8'h82; //显示6

4'h7:seg_reg=8'hf8; //显示7

4'h8:seg_reg=8'h80; //显示8

4'h9:seg_reg=8'h90; //显示9

4'ha:seg_reg=8'h88; //显示a

4'hb:seg_reg=8'h83; //显示b

4'hc:seg_reg=8'hc6; //显示c

4'hd:seg_reg=8'ha1; //显示d

4'he:seg_reg=8'h86; //显示e

4'hf:seg_reg=8'h8e; //显示f

endcase

end

assign seg=seg_reg; //输出数码管译码结果

assign sl=sl_reg; //输出数码管选择

endmodule

引脚自己定义,这个是四位的 我以前编的 六位的自己改

你须要先去查一查动态扫描的知识。 和74HC595的芯片资料。如果以上你都做了。才便于讲解。

引脚说明

符号 引脚 描述 Q0…Q7 第15脚, 1, 7 并行数据输出 GND 第8脚 地 Q7’ 第9脚 串行数据输出 MR 第10脚 主复位(低电平) SHCP 第11脚 移位寄存器时钟输入 STCP 第12脚 存储寄存器时钟输入 OE 第13脚 输出有效(低电平) DS 第14脚 串行数据输入 VCC 第16脚 电源

意思就是说,DS输入一个电平信号,0或1。通过SH cp上升沿将它存在芯片74HC595的寄存器当中。当8位串行数据传完后。通过STcp的一个正脉冲它从A*-G*输出来。

74HC595是串行转并行的芯片,有利于节省I/O口。在原理图中,通过P0^1先给最小面一片595输入数据。每输入一位数据,这片595会从Q7`引脚输出上一次DS引脚的数据,传送到上面一片595芯片。从面依次驱动4个数码管。你这个电路,只能同时显示同一个数字。若想显示不同的数字。则四个数码管要分别用三极管控制位选。

 
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